래치업(Latch-Up) / 반도체

래치업(Latch-Up)은 집적 회로(IC) 등에서 순간적인 과전류 등으로 발생할 수 있는 단락 유형이다. MOSFET 회로에서 저임피던스(정확한 용어는 아니지만 저저항이라고 볼 수도 있다.) 경로가 우연히 생성되어 의도하지 않는 부품의 적절한 기능을 방해하는 설계와 다른 전류가 흐르는 부분이 발생하고 여기서 과전류가 발생하여 회로가 파손될 수도 있는 것이다. 이 상황을 해결하려면 전원을 껐다 켜야 한다.

이런 구조는 CMOS와 같은 집적 회로에서 많이 나타나는대, 그 이유는 우리가 많이 아는 트랜지스터들이 조밀하게 붙어 있어, 이들이 설계에서 의도한대로 트랜지스터로 동작하는 것이 아니라 4개의 반도체 물질이 붙어 있는 사이리스터 혹은 또 다른 트랜지스터로 동작하기 때문이다. 이러한 Latch-Up은 집적회로의 다양한 부분에서 발생할 가능성이 있다. 정전기에 의해서도 Latch-Up이 발생할 수 있다. 이것은 내부 접합부의 영구적인 고장을 일으킬 수도 있다.

Latch-Up의 또 다른 일반적인 원인은 이온화 방사선으로, 이는 우주(또는 매우 높은 고도)에서 중요한 문제가 될 수도 있다. 이러한 단일 이벤트 래치 업(혹은 Singl Event Effect)은 단일 이벤트 업셋, 일반적으로 우주선 또는 태양 플레어의 무거운 이온 또는 양성자에 의해 발생한다. 고출력 마이크로파 간섭도 래치업을 유발할 수 있다. 온도가 상승하면 Latch-Up이 더 많이 발생할 수

모든 집적회로에는 래치업 경로가 있지만, 래치업에 대한 민감성을 줄이는 몇 가지 설계 기술이 있다.

 

그림. Latch Up 발생 원리

Latch-Up의 방지

래치업을 방지하기 위한 업계 표준 기술의 발명은 1977년 Hughes Aircraft 회사에 의해 이루어지기도 하였다. CMOS에서 NMOS와 PMOS 트랜지스터를 모두 둘러싸는 절연 산화물 층(트렌치 등)을 추가하여 Latch-Up에 저항하는 칩을 설계할 수 있다. 이것은 집적회로를 구성하는 미세한 트랜지스터 등으로 구성된 미세구조 사이의 기생 전류를 생성할 수 있는 회로 구조를 차단할 수 있다. 이러한 부품은 전력 및 신호의 적절한 시퀀싱을 보장할 수 없어 Latch-Up이 많이 발생할 수 있는 환경의 경우 중요할 수 있다.

심하게 도핑된 기판에서 성장한 가볍게 도핑된 에피택셜 층으로 제작된 장치는 래치업(latch-up)에 덜 민감할수 있는데, 그 이유는. 과도하게 도핑된 층은 과도한 소수 캐리어가 빠르게 재결합하여 Latch-Up전류를 약화나 소멸시킬 수도 있기 때문이다.

대부분의 집적회로는 절연층을 넣기 때문에 본질적으로 래치업 저항성이 있다. 또한 래치업을 피하기 위해 각 트랜지스터에 대해 별도의 탭 연결을 배치하기도 하는데, 이것은 장치의 크기를 증가시킬 수도 있다.